[반도체 스터디 3주차] MOSFET 기초 정리: MOSCAP, 채널 형성, I-V Curve, SS, CMOS

1. 들어가며

3주차 반도체 스터디 주제는 MOSFET였습니다.

MOSFET은 Metal-Oxide-Semiconductor Field-Effect Transistor의 약자입니다. 이름 그대로 Metal, Oxide, Semiconductor 구조를 기반으로 하며, 전기장을 이용해 반도체 표면에 채널을 만들고 전류를 제어하는 소자입니다.

반도체를 공부할 때 MOSFET은 반드시 이해해야 하는 핵심 소자입니다. 이유는 단순합니다. 현대 반도체 집적회로의 대부분이 MOSFET을 기반으로 구성되기 때문입니다.

DRAM에서는 셀 접근 트랜지스터와 주변 회로를 이해할 때 MOSFET 개념이 필요합니다. NAND Flash에서는 게이트 전압, 채널, 문턱전압, 누설 전류 개념이 중요합니다. Logic 반도체에서는 CMOS 회로가 기본 단위로 사용됩니다.

따라서 MOSFET은 단순한 전자소자 이론이 아니라, 메모리 반도체와 시스템 반도체를 모두 이해하기 위한 공통 언어라고 할 수 있습니다.

이번 글에서는 3주차에 공부한 MOSCAP, MOSFET 구조, 채널 형성, Linear 영역, Saturation 영역, I - V Curve, Subthreshold Swing, CMOS를 순서대로 정리하겠습니다.

 

2. MOSCAP: MOSFET을 이해하기 위한 출발점

MOSFET을 이해하기 전에 먼저 MOSCAP을 이해해야 합니다.

MOSCAP은 Metal-Oxide-Semiconductor Capacitor의 약자입니다. 구조는 이름 그대로 Metal 또는 Poly-Si Gate, Oxide, Semiconductor로 구성됩니다.

가장 기본적인 구조는 다음과 같습니다.

• Gate
• Oxide
• Semiconductor

이 구조는 평행판 커패시터처럼 동작합니다. Gate에 전압을 인가하면 Oxide를 사이에 두고 Gate와 Semiconductor 쪽에 전하가 유도됩니다.

중요한 점은 Oxide가 절연막이라는 점입니다. Oxide는 전류가 직접 흐르는 통로가 아니라, Gate 전압에 의해 전기장을 형성하는 역할을 합니다.

MOSCAP에서 Gate 전압을 어떻게 인가하느냐에 따라 반도체 표면 상태가 달라집니다. P-type substrate를 기준으로 보면, Gate에 음전압을 인가하면 정공이 표면에 모이는 Accumulation이 발생합니다. 반대로 Gate에 양전압을 인가하면 정공이 표면에서 밀려나고 공핍층이 형성됩니다.

양의 Gate 전압이 더 커지면 표면에 전자가 모이게 됩니다. P-type substrate에서 전자는 소수 캐리어입니다. 그런데 충분히 큰 양의 Gate 전압을 인가하면 표면에 전자가 많이 모여 N-type처럼 동작하는 얇은 층이 생깁니다. 이것을 Inversion이라고 합니다.

정리하면 P-type MOSCAP에서 양의 Gate 전압을 증가시킬 때 표면 상태는 다음 순서로 변합니다.

1. Accumulation이 아니라 Depletion이 먼저 형성됩니다.
2. 그 후 Gate 전압이 충분히 커지면 Inversion이 형성됩니다.
3. 이 Inversion Layer가 MOSFET에서 Source와 Drain을 연결하는 Channel의 물리적 기반이 됩니다.

 

그림은 P-type substrate 위의 MOSCAP에서 양의 Gate 전압이 인가되었을 때의 Inversion 상태를 나타냅니다. Gate에는 양전하가 유도되고, Oxide 아래 Semiconductor 표면에는 전자가 모입니다. 그 아래에는 정공이 밀려나며 형성된 Depletion 영역이 존재합니다.

3. MOSFET 구조: 4개의 단자와 역할

MOSFET은 기본적으로 4개의 단자를 가집니다.

 

각 단자의 역할은 다음과 같습니다.

 

• Gate는 채널 형성을 제어하는 단자입니다.
• Source는 캐리어를 공급하는 단자입니다.
• Drain은 캐리어가 빠져나가는 단자입니다.
• Body 또는 Substrate는 소자의 기준 전위를 형성하는 영역입니다.

NMOS를 기준으로 생각하면 P-type substrate 안에 N+ Source와 N+ Drain이 형성되어 있습니다. Gate 아래에는 Oxide가 있고, Gate 전압이 충분히 커지면 P-type substrate 표면에 전자가 모이면서 N-type channel이 만들어집니다.

이때 Gate와 Semiconductor 사이에는 Oxide가 있기 때문에 DC 전류가 직접 흐르지는 않습니다. 대신 Gate 전압이 만든 전기장이 반도체 표면의 캐리어 분포를 바꿉니다.

MOSFET은 Gate 전류로 동작하는 소자가 아니라 Gate 전압으로 채널을 제어하는 전계 효과 소자입니다.

4. Channel Formation: 채널은 언제 형성?

NMOS를 기준으로 채널 형성 과정을 정리하겠습니다.

기판은 P-type substrate입니다. Source와 Drain은 N+ 영역입니다. 처음에는 Source와 Drain 사이가 P-type substrate로 분리되어 있기 때문에 전자가 이동할 수 있는 연속적인 경로가 없습니다.

이 상태에서 Gate에 양의 전압을 인가하면 P-type substrate의 정공이 표면에서 밀려납니다. 그 결과 Gate 아래 표면 근처에 공핍층이 형성됩니다.

이때 조건은 다음과 같이 볼 수 있습니다.

\( V_{GS} > 0 \)

하지만 이 조건만으로는 아직 충분한 전도 채널이 형성되었다고 보기 어렵습니다.

Gate 전압이 더 커져 문턱전압보다 커지면 표면에 전자가 충분히 모입니다. 이 전자들이 Source와 Drain을 연결하는 얇은 N-type channel을 형성합니다.

채널 형성 조건은 다음과 같습니다.

\( V_{GS} > V_{TH} \)

여기서 \( V_{TH} \)는 Threshold Voltage, 즉 문턱전압입니다.

문턱전압은 MOSFET이 본격적으로 켜지기 시작하는 기준 전압입니다. 정확히 말하면, 반도체 표면에 강한 Inversion이 형성되어 Source와 Drain 사이에 전류가 흐를 수 있는 채널이 만들어지는 전압입니다.

이후 Drain에 전압 \( V_{DS} \)를 인가하면 채널을 따라 전자가 Source에서 Drain 방향으로 이동합니다. 이때 전자의 실제 이동 방향과 전류 방향은 반대입니다.

NMOS에서 전자는 Source에서 Drain으로 이동하지만, 관습적인 전류 \( I_D \)는 Drain에서 Source 방향으로 정의합니다.

5. MOSFET의 동작 영역

MOSFET의 동작은 Gate-Source 전압 \( V_{GS} \), Drain-Source 전압 \( V_{DS} \), 문턱전압 \( V_{TH} \)의 관계로 구분할 수 있습니다.

대표적인 동작 영역은 세 가지입니다.

• Cut-off
• Linear 또는 Triode
• Saturation

 

5-1. Cut-off 영역

Cut-off 영역은 MOSFET이 꺼져 있는 상태입니다.
조건은 다음과 같습니다.

\( V_{GS} < V_{TH} \)

이 경우 Gate 전압이 충분하지 않기 때문에 강한 Inversion channel이 형성되지 않습니다. 따라서 Source와 Drain 사이에 전류가 거의 흐르지 않습니다.

이상적으로는 다음과 같이 표현할 수 있습니다.

\( I_{DS} = 0 \)

하지만 실제 소자에서는 완전히 0이 아닙니다. 문턱전압 이하에서도 미세한 전류가 흐를 수 있습니다. 이 전류는 Subthreshold Leakage와 관련이 있으며, 나중에 Subthreshold Swing을 이해할 때 중요합니다.

5-2. Linear 또는 Triode 영역

Linear 영역은 채널이 형성되어 있고, Drain 전압이 비교적 작은 상태입니다.
조건은 다음과 같습니다.

\( V_{GS} > V_{TH} \)

\( V_{DS} < V_{GS} - V_{TH} \)

이 영역에서는 Source와 Drain 사이에 연속적인 채널이 존재합니다. Drain 전압이 증가하면 채널을 따라 흐르는 전류도 증가합니다.

즉, Linear 영역에서는 \( V_{DS} \)에 따라 \( I_D \)가 비교적 비례적으로 증가합니다.
Long-channel MOSFET에서 Linear 영역의 전류식은 다음과 같이 표현할 수 있습니다.

 

\[
I_D = \mu_n C_{ox}\frac{W}{L}\left[(V_{GS}-V_{TH})V_{DS}-\frac{V_{DS}^2}{2}\right]
\]

여기서 각 항의 의미는 다음과 같습니다.

 

• \( \mu_n \)은 전자 이동도입니다.
• \( C_{ox} \)는 단위 면적당 Gate Oxide Capacitance입니다.
• \( W \)는 채널 폭입니다.
• \( L \)은 채널 길이입니다.
• \( V_{GS}-V_{TH} \)는 Overdrive Voltage입니다.

 

이 식에서 중요한 점은 전류가 이동도, 산화막 커패시턴스, 채널 폭과 길이, Gate 전압, Drain 전압에 의해 결정된다는 것입니다.
즉, MOSFET 전류는 단순히 전압 하나로만 정해지는 것이 아니라 구조와 공정 변수의 영향을 함께 받습니다.

 

5-3. Saturation 영역

Saturation 영역은 MOSFET이 켜져 있지만, Drain 전압이 충분히 커져 Drain 쪽 채널이 Pinch-off 되는 상태입니다.
조건은 다음과 같습니다.

\( V_{GS} > V_{TH} \)

\( V_{DS} > V_{GS} - V_{TH} \)

Saturation이 시작되는 경계는 다음과 같습니다.

\( V_{DS} = V_{GS} - V_{TH} \)

이 지점에서 Drain 끝단의 채널 전압 조건이 문턱전압에 가까워지며 채널이 좁아집니다. 이것을 Pinch-off라고 합니다.
Saturation 영역에서는 \( V_{DS} \)를 더 증가시켜도 이상적으로는 \( I_D \)가 거의 일정하게 유지됩니다.
Long-channel MOSFET에서 Channel Length Modulation을 무시하면 Saturation 전류는 다음과 같이 표현할 수 있습니다.

\[
I_{D,sat} = \frac{1}{2}\mu_n C_{ox}\frac{W}{L}(V_{GS}-V_{TH})^2
\]

이 식을 보면 Saturation 전류는 \( V_{GS}-V_{TH} \)의 제곱에 비례합니다.
따라서 Gate 전압이 조금만 변해도 Drain 전류가 크게 변할 수 있습니다. 이것이 MOSFET이 스위치뿐만 아니라 증폭 소자로도 사용될 수 있는 이유입니다.

6. I-V Curve. MOSFET 특성

MOSFET의 전기적 특성은 보통 두 가지 I-V Curve로 확인합니다.

 

• Output Curve
• Transfer Curve

Output Curve는 \( I_D - V_{DS} \) 관계를 나타냅니다.
Transfer Curve는 \( I_D - V_{GS} \) 관계를 나타냅니다.

6-1. Output Curve

Output Curve는 Gate 전압 \( V_{GS} \)를 고정하고, Drain 전압 \( V_{DS} \)를 변화시키면서 Drain 전류 \( I_D \)를 측정한 그래프입니다.

낮은 \( V_{DS} \) 영역에서는 전류가 증가합니다. 이 부분이 Linear 또는 Triode 영역입니다.

그러나 \( V_{DS} \)가 \( V_{GS}-V_{TH} \)에 도달하면 Pinch-off가 발생하고, 이후 전류는 거의 일정해집니다. 이 부분이 Saturation 영역입니다.

그림은 NMOS의 \( I_D - V_{DS} \) Output Curve를 나타냅니다. \( V_{GS} \)가 커질수록 채널의 전자 농도가 증가하므로 전체 Drain 전류가 증가합니다. 또한 \( V_{DS}=V_{GS}-V_{TH} \) 경계를 기준으로 Triode 영역과 Saturation 영역이 구분됩니다.

6-2. Transfer Curve

Transfer Curve는 Drain 전압 \( V_{DS} \)를 일정하게 유지하고, Gate 전압 \( V_{GS} \)를 변화시키면서 Drain 전류 \( I_D \)를 측정한 그래프입니다.

이 그래프에서 중요한 값은 문턱전압 \( V_{TH} \)입니다.

이상적으로는 \( V_{GS} < V_{TH} \)일 때 전류가 흐르지 않고, \( V_{GS} > V_{TH} \)일 때 전류가 증가합니다. 하지만 실제 소자에서는 문턱전압 이하에서도 미세한 전류가 흐릅니다.

따라서 Transfer Curve는 Linear Scale뿐만 아니라 Log Scale로도 자주 확인합니다.
특히 \( I_D \)를 로그 스케일로 표시하면 문턱전압 이하에서 흐르는 미세 전류와 Subthreshold 특성을 확인할 수 있습니다.

7. Subthreshold Swing. 스위칭이 얼마나 날카로운가

Subthreshold Swing, 줄여서 SS는 MOSFET의 스위칭 특성을 나타내는 중요한 지표입니다.
SS는 Drain 전류를 10배 증가시키는 데 필요한 Gate 전압 변화량입니다. 단위는 보통 mV/dec입니다.
수식으로는 다음과 같이 표현합니다.

\[
SS = \frac{\partial V_{GS}}{\partial(\log_{10} I_D)}
\]

즉, SS가 작을수록 작은 Gate 전압 변화만으로 전류를 크게 바꿀 수 있습니다.
이상적인 MOSFET의 SS 값은 상온에서 약 60 mV/dec입니다. 즉, 웬만해선 60이 하한치라는 것입니다.

\[
SS = \ln(10)\frac{kT}{q}\left(1+\frac{C_{dep}}{C_{ox}}\right)
\]

여기서 \( C_{dep} \)는 Depletion Capacitance이고, \( C_{ox} \)는 Oxide Capacitance입니다.
이 식에서 중요한 점은 \( C_{ox} \)가 충분히 크고 \( C_{dep} \)가 작을수록 SS가 작아질 수 있다는 것입니다.
하지만 실제 소자에서는 계면 결함, 산화막 품질, 공정 변동, 누설 전류 등의 영향으로 이상적인 60 mV/dec에 정확히 도달하기 어렵습니다.

SS는 저전력 반도체에서 특히 중요합니다.

스마트폰, 서버, AI 가속기, 메모리 반도체 모두 전력 소모가 중요합니다. MOSFET이 꺼져야 할 때 누설 전류가 크면 정적 전력 소모가 증가하고 발열 문제가 커질 수 있습니다.

따라서 SS는 단순한 그래프 기울기가 아니라, 소자의 저전력 동작과 누설 전류 제어 능력을 보여주는 지표라고 할 수 있습니다.

8. CMOS. NMOS와 PMOS의 상보적 결합

CMOS는 Complementary MOS의 약자입니다. 이름 그대로 NMOS와 PMOS를 함께 사용하는 구조입니다.

CMOS의 대표적인 기본 회로는 Inverter입니다.

CMOS Inverter는 위쪽에 PMOS, 아래쪽에 NMOS가 연결된 구조입니다. 두 트랜지스터의 Gate는 입력에 연결되고, 두 트랜지스터의 Drain은 출력에 연결됩니다.

입력이 High일 때는 NMOS가 켜지고 PMOS가 꺼집니다. 이때 출력은 Ground 쪽으로 연결되므로 Low가 됩니다.
입력이 Low일 때는 PMOS가 켜지고 NMOS가 꺼집니다. 이때 출력은 \( V_{DD} \) 쪽으로 연결되므로 High가 됩니다.

정리하면 다음과 같습니다.

Input High: NMOS ON, PMOS OFF, Output Low
Input Low: NMOS OFF, PMOS ON, Output High

 

그림은 CMOS Inverter의 기본 구조를 나타냅니다. PMOS는 위쪽에서 \( V_{DD} \)와 연결되고, NMOS는 아래쪽에서 GND와 연결됩니다. 입력에 따라 둘 중 하나만 주로 켜지며 출력이 반전됩니다.

CMOS의 큰 장점은 이상적인 정적 전력 소모가 매우 작다는 점입니다.

정상적인 논리 상태에서는 NMOS와 PMOS 중 하나가 꺼져 있기 때문에 \( V_{DD} \)에서 GND로 직접 이어지는 DC 경로가 거의 없습니다.

이를 다음과 같이 표현할 수 있습니다.

Static Power \( \approx 0 \)

물론 실제 반도체에서는 누설 전류가 존재하기 때문에 완전히 0은 아닙니다. 하지만 CMOS 구조는 정적 전력 소모를 크게 줄일 수 있기 때문에 디지털 집적회로의 기본 구조로 사용됩니다.

또 하나 중요한 점은 이동도 차이입니다.

일반적으로 전자 이동도가 정공 이동도보다 큽니다. 따라서 NMOS는 PMOS보다 같은 크기에서 더 큰 전류 구동 능력을 가집니다.

이 때문에 CMOS 회로 설계에서는 PMOS의 폭을 NMOS보다 크게 설계하여 상승 시간과 하강 시간의 균형을 맞추는 경우가 많습니다.

9. 공정과 소자 관점에서의 연결

MOSFET을 단순히 회로 기호로만 보면 Gate, Source, Drain이 있는 스위치처럼 보입니다. 하지만 실제 반도체 공정 관점에서는 훨씬 더 많은 요소가 MOSFET 특성에 영향을 줍니다.

첫째, Gate Oxide 품질이 중요합니다.
Gate Oxide는 Gate 전압의 전기장을 채널에 전달하는 핵심 절연막입니다. Oxide가 너무 두껍거나 품질이 나쁘면 Gate 제어력이 떨어질 수 있습니다. 반대로 너무 얇으면 Gate Leakage 문제가 커질 수 있습니다.

둘째, 채널 도핑과 문턱전압 조절이 중요합니다.
MOSFET의 \( V_{TH} \)는 기판 도핑, 산화막 두께, Gate 재료, 계면 전하 등에 영향을 받습니다. 따라서 공정 조건이 바뀌면 문턱전압도 달라질 수 있습니다.

셋째, Source와 Drain 형성이 중요합니다.
Source와 Drain은 고농도 도핑 영역으로 형성됩니다. 이 영역의 저항, 접합 깊이, 확산 정도는 MOSFET의 전류 구동 능력과 누설 전류에 영향을 줍니다.

넷째, 계면 상태가 중요합니다.
Oxide와 Semiconductor 사이의 계면에 결함이 많으면 Carrier가 이동하는 과정에서 산란이 증가하거나 전하가 포획될 수 있습니다. 이는 Mobility 저하, SS 악화, 문턱전압 변동으로 이어질 수 있습니다.

따라서 MOSFET은 단순히 전압 조건만으로 이해할 수 있는 소자가 아닙니다.

소자 구조, 산화막, 도핑, 계면, 채널 길이, 채널 폭, 이동도, 누설 전류가 모두 연결되어 최종 I-V 특성을 결정합니다.

10. MOSFET을 어떻게 이해해야 할까?

MOSFET은 DRAM, NAND, 주변 회로를 이해하는 데 필요합니다.

DRAM에서는 셀 트랜지스터가 커패시터에 전하를 저장하거나 읽어내는 통로 역할을 합니다. 이때 Gate 전압, 문턱전압, 누설 전류, 채널 형성 개념이 중요합니다.

NAND Flash에서는 Gate 구조, 채널 전류, 문턱전압 변화, Program/Erase 동작을 이해할 때 MOS 구조와 전계 효과 개념이 필요합니다.

반도체 장비에서는 MOSFET 개념은 공정 결과가 전기적 특성으로 어떻게 연결되는지를 설명하는 데 도움이 됩니다. 

예를 들어 산화 공정은 Gate Oxide 품질과 관련됩니다. 이온 주입 공정은 Source/Drain 및 채널 도핑과 관련됩니다. 식각 공정은 Gate 길이와 패턴 정확도에 영향을 줍니다. 박막 증착 공정은 Gate Stack이나 절연막 품질과 연결됩니다.

결국 공정 엔지니어는 단순히 공정 조건만 보는 것이 아니라, 그 공정 조건이 \( V_{TH} \), \( I_D \), SS, Leakage, Mobility 같은 소자 특성에 어떤 영향을 주는지 이해해야 합니다.

즉, MOSFET은 공정 변수가 전기적 특성으로 나타나는 대표적인 반도체 소자입니다.

11. Insight

3주차에서는 MOSFET의 기본 개념을 정리했습니다.
MOSFET은 앞으로 반도체 소자, 메모리, Logic, 공정, 장비를 공부할 때 계속 등장하는 핵심 개념입니다. 따라서 단순히 식을 외우기보다는 Gate 전압이 반도체 표면을 어떻게 바꾸고, 그 변화가 I-V Curve와 누설 전류로 어떻게 나타나는지를 연결해서 이해하는 것이 중요하다고 생각합니다.